在国际电路与系统研讨会（ISCAS）的舞台上，华为半导体团队负责人何庭波正式提出“韬（τ）定律”，为半导体行业带来一场理念革新。这一以时间常数τ（tau）为核心的新scaling原则，宣告摩尔定律的几何缩放时代正式落幕，未来五十年产业竞争规则将迎来重塑。
支撑韬定律的，是华为半导体团队六年间量产的381颗芯片。这些芯片覆盖移动终端、AI加速器、汽车电子、工业与基础设施五大领域，从功耗仅数瓦的智能手机SoC到吉瓦级的AI训练集群，在十二个数量级的跨度中验证了同一套方法论的普适性。何庭波在论文中指出，摩尔定律的本质并非晶体管尺寸的缩小，而是通过缩短信号传输路径压缩时间——晶体管开关速度提升、互联线路密度增加、集成度提高，最终目标都是减少数据到达目的地的时间。
韬定律将这一底层逻辑显性化，定义了贯穿晶体管、电路、芯片、系统四个层级的特征时间常数τ，并将系统性缩减τ作为统一优化目标。频率、延迟、带宽、吞吐量等传统分散指标首次被纳入同一度量体系，工艺工程师、电路设计师、系统架构师、软件开发者得以在统一语言框架下协作。论文将其定位为自1974年登纳德缩放理论提出以来，首个能贯穿计算架构全链条的优化原则。
登纳德缩放曾通过电压与尺寸的等比例缩减，支撑集成电路近三十年的性能功耗平衡，但在2005年前后因电压无法继续下降而失效，行业进入“暗硅时代”。此后，工艺、电路、架构、系统各层级各自优化，系统级时序成为被动调整的残差。韬定律试图重建这种全栈一致性，将几何缩放降格为缩减τ的手段之一，封装、存储带宽、互联架构的战略权重显著提升。这意味着，即使无法获取最先进光刻设备，企业仍可通过优化其他环节保持竞争力。
几何缩放红利的消退已成定局。2005年登纳德缩放失效后，7纳米节点成为临界点：FinFET和GAA架构虽延续了部分红利，但速度饱和效应使本征延迟与沟道长度的关系从二次方退化为线性，局部互连寄生参数主导延迟预算，2纳米节点单颗芯片设计成本突破十亿美元，单晶体管成本开始回升。维持五十年的“晶体管更多、成本更低”逻辑彻底瓦解。
在工艺节点冻结的约束下，华为半导体团队通过“逻辑折叠”技术实现性能跃升。该技术将数字、模拟和存储电路拆分到垂直堆叠的有源层，通过超细间距混合键合缩短层间互联距离。以麒麟2026芯片为例，其晶体管密度从155 MTr/mm²提升至238 MTr/mm²，涨幅达53.5%；SoC性能核能效提升41%，主频回归3.1 GHz；SRAM运行频率提升超40%，单比特能耗降低；时钟缓冲器减少50%，布线长度缩减30%。论文预测，到2031年，基于韬定律的芯片晶体管密度将突破400 MTr/mm²，达到1.4纳米制程水平。
AI数据中心场景则验证了韬定律在系统级的应用。华为部署了三套协同架构：统一总线（Unified Bus）用全域对等协议替代传统多层级协议栈，将端到端远程访问延迟从数十微秒压缩至100纳秒；Hi-ONE光电互联引擎提供单路8 Tb/s的封装近距光互连带宽，跨机柜传输距离从不足1米拓展至100米；三维折叠（3D Folding）将供电、存储和光互连从芯片边缘迁移至垂直表面，使内存带宽、互连和供电能力随芯片面积按N²增长。三套架构形成闭环，预计到2035年，硬件集成度将实现超100倍增长。
韬定律的野心不止于技术组合，更在于重构产业协作模式。论文提出“下一美元应跟随τ，而非节点”，挑战了以制程节点为中心的投资逻辑。其核心主张是：任何单一层级的优化必须传递到系统τ才有意义，工艺、电路、架构、软件团队需围绕同一目标协同。这一原则也预示着供应链权力结构的转变——AI算力暴涨使存储带宽、延迟和封装成为瓶颈，HBM、混合键合、三维堆叠SRAM等技术兴起，存储和封装厂商的话语权显著增强。
尽管方向明确，韬定律仍面临五大开放问题：现有EDA工具链无法支持三维架构设计；晶圆间工艺偏差影响时钟分布；混合键合和TSV的寄生损耗需权衡；τ作为时间准则需配套能耗优化体系；行业基准测试需从单指标升级为τ剖面评估。这些问题需全行业共同解决，何庭波在演讲中呼吁开放合作：“未来属于开放协作，我们期待与全球伙伴共同推动产业发展。”
